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    • 专利摘要:
    本發明提供高密度半導體記憶體器件。該器件可包含：一單元陣列區域，其包含一下部結構、一上部結構及一選擇結構，該選擇結構插置於該下部結構與該上部結構之間且包含字線及控制施加至該等字線之電壓之一解碼電路。該解碼電路可經組態以回應於至其之字線位址資訊輸入而施加一第一電壓至彼此鄰近之一對字線及施加不同於該第一電壓之一第二電壓至該等字線之其餘者。
    公开号:TW201324532A
    申请号:TW101141038
    申请日:2012-11-05
    公开日:2013-06-16
    发明作者:Jae-Kyu Lee；Young-Min Kang；Hyun-Ju Lee
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C8-00
    专利说明:
    高密度半導體記憶體器件
    符合例示性實施例之裝置係關於半導體記憶體器件且更特定言之係關於高密度半導體記憶體器件。
    此美國非臨時專利申請案根據35U.S.C.§119規定主張2011年12月2日向韓國智慧財產局申請之韓國專利申請案第10-2011-0128366號之優先權，其全文以引用的方式併入本文中。
    需要更高度整合之半導體記憶體器件以滿足消費者對優越效能及便宜價格之需求。在半導體記憶體器件之情況中，由於其整合性係決定產品價格之重要因素，故需要經提高之整合密度。
    對於半導體記憶體器件，具有水平通道之金屬氧化物半導體(MOS)電晶體用作切換器件且在此情況中單位單元具有在從6F2至8F2之範圍中之單元大小(其中F為最小特徵大小)。使用二極體作為切換器件可允許將單元大小減小至大約4F2。但是，在此情況中，歸因於二極體之整流性質，其可能遭受實現雙向電流特性之技術困難。
    本發明概念之一或多個例示性實施例提供一種半導體器件，其中選擇器件具有減小之佔據面積。
    本發明概念之一或多個例示性實施例亦提供一種半導體器件，其中選擇器件具有減小之佔據面積及雙向電流特性。
    根據一例示性實施例之一態樣，半導體記憶體器件可包含：單元陣列區域，其包含下部結構、上部結構及選擇結構，選擇結構插置於下部結構與上部結構之間且包含複數個字線及控制施加至字線之電壓之解碼電路。解碼電路可經組態以回應於至其之字線位址資訊輸入而施加第一電壓至彼此鄰近之一對字線及施加不同於第一電壓之第二電壓至字線之其餘者。
    在一例示性實施例中，解碼電路可包含複數個解碼器，該複數個解碼器之各者經組態以在至其之字線位址資訊輸入比各解碼器之位址資訊大一或與其相等的情況下，施加第一電壓至字線之對應者，及在至其之字線位址資訊輸入小於各解碼器之位址資訊的情況下，施加第二電壓至字線之對應者。
    在一例示性實施例中，下部結構可包含半導體基板及提供在半導體基板上方之下部摻雜區域，且選擇結構可進一步包含配置在下部結構上之複數個主動圖案。主動圖案之各者可包含具有與下部摻雜區域相同之導電類型之上部雜質區域及插置於上部雜質區域與下部摻雜區域之間之通道區域。
    在一例示性實施例中，通道區域之垂直長度對其水平寬度之比率之範圍可為從大約3至大約20。
    在一例示性實施例中，第一電壓與第二電壓可具有彼此不同之符號且第一電壓之絕對值可小於第二電壓之絕對值。
    在一例示性實施例中，下部結構及上部結構之一者可包含共同電極且另一者可包含複數個記憶體元件及複數個位元線。選擇結構可在垂直位置上位於共同電極與記憶體元件之間。
    在一例示性實施例中，上部結構可包含複數個記憶體元件及複數個位元線且選擇結構可進一步包含配置在下部結構上之複數個主動圖案。字線可安置於主動圖案之間以橫跨位元線且下部結構可包含主動圖案可耦合之共同電極。
    在例示性實施例中，上部結構可進一步包含複數個垂直電極，該複數個垂直電極之各者可耦合至主動圖案之對應者，且記憶體元件可分別提供在垂直電極與位元線之間之交叉處上。
    在一例示性實施例中，記憶體元件之所有可實質提供在平行於下部結構之頂部表面之單個平面上且位元線可安置在記憶體元件上。
    在一例示性實施例中，記憶體元件可三維配置在平行於下部結構之頂部表面之複數個平面上；位元線可經提供橫跨垂直電極之側壁；且記憶體元件可提供在位元線與垂直電極之側壁之間。
    在一例示性實施例中，在單元陣列區域中，主動圖案之總數對垂直電極之總數之比率之範圍可為從0.9至1.1。
    在一例示性實施例中，記憶體元件可包含硫屬化物之至少一者、經組態以展現磁阻性質之層狀結構之至少一者、鈣鈦礦化合物之至少一者或過渡金屬氧化物之至少一者。
    根據另一例示性實施例之態樣，半導體記憶體器件可包含：下部結構，其包含下部電極；上部結構，其包含複數個記憶體元件及複數個位元線；選擇結構，其提供在下部結構與上部結構之間且包含複數個字線；及複數個字線解碼器，其等控制施加至字線之電壓。字線解碼器之各者可經組態以回應於至其之字線位址資訊輸入而施加第一電壓或第二電壓至連接至其之字線之對應者。若至其之字線位址資訊輸入比各字線解碼器之位址資訊大一或與其相等，則可使用第一電壓，且第二電壓不同於第一電壓且若至其之字線位址資訊輸入小於各字線解碼器之位址資訊，則使用第二電壓。
    在一例示性實施例中，第一電壓與第二電壓具有彼此不同之符號且第一電壓之絕對值可小於第二電壓之絕對值。
    在一例示性實施例中，選擇結構可包含配置在下部結構上之複數個主動圖案且主動圖案之各者可包含上部電極及插置於下部電極與上部電極之間之通道區域。通道區域可具有與下部電極及上部電極相同之導電類型。
    根據另一例示性實施例之態樣，半導體記憶體器件可包含：下部結構，其包含下部電極；上部結構，其包含複數個記憶體元件及複數個位元線；及選擇結構，其提供在下部結構與上部結構之間。選擇結構可包含配置在下部結構上之複數個主動圖案及提供在主動圖案之間以橫跨位元線之複數個字線，主動圖案之各者可包含依序堆疊在下部電極上之通道區域及上部電極，且通道區域可具有與上部電極及下部電極相同之導電類型。
    在一例示性實施例中，器件可進一步包含複數個字線解碼器，該複數個字線解碼器之各者可經組態以回應於至其之字線位址資訊輸入而施加第一電壓或第二電壓至連接至其之字線之對應者。若至其之字線位址資訊輸入比各字線解碼器之位址資訊大一或與其相等，則可使用第一電壓，且第二電壓不同於第一電壓且若至其之字線位址資訊輸入小於各字線解碼器之位址資訊，則使用第二電壓。
    可從結合附圖進行之下文簡要描述中更清楚地瞭解例示性實施例。圖1至圖22展示如本文所述之非限制性、例示性實施例。
    現將參考展示例示性實施例之附圖更全面地描述例示性實施例。但是例示性實施例可具體體現為許多不同形式且不得解釋為受限於本文所述之實施例；而是，提供此等實施例使得本揭示內容將為充分及完整且將本發明概念全面傳達給一般技術者。在圖式中，層及區域之厚度為簡明起見擴大。圖中相同參考數字指示相同元件且因此其等之描述將省略。
    應瞭解，當提及元件「連接」或「耦合」至另一元件時，其可直接連接或耦合至該另一元件或可存在介入元件。相比之下，當提及元件「直接連接」或「直接耦合」至另一元件時，不存在介入元件。全文中相同數字指示相同元件。如本文中所使用，術語「及/或」包含相關所列項目之一者或多者之任意及所有組合。用於描述元件或層之間之關係之其他字詞應以相同方式解釋(例如，「之間」對「直接之間」，「鄰近」對「直接鄰近」，「上方」對「直接上方」)。
    應瞭解，雖然本文中術語「第一」、「第二」等可用於描述各種元件、組件、區域、層及/或區段，但是此等元件、組件、區域、層及/或區段不得受限於此等術語。此等術語僅用於區分一元件、組件、區域、層或區段與另一元件、組件、區域、層或區段。因此，下述第一元件、組件、區域、層或區段可稱作第二元件、組件、區域、層或區段而不脫離例示性實施例之教示。
    為便於描述，如圖所示，空間相對術語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似術語可在本文中用於描述一元件或特徵與另一(其他)元件或特徵之關係。應瞭解空間相對術語旨在涵蓋除圖中所描繪之定向以外之使用中或操作中之器件之不同定向。舉例而言，若圖中之器件顛倒，則描述為位於其他元件或特徵「下方」或「之下」之元件隨後可定向在其他元件或特徵「上方」。因此，例示性術語「下方」可包含上方及下方之兩個定向。器件可另外定向(旋轉90度或其他定向)且相應解釋本文所使用之空間相對描述詞。
    本文所使用之術語僅用於描述特定例示性實施例之目的且不旨在限制例示性實施例。如本文所使用，單數形式「一」、「一個」及「該」旨在亦包含複數形式，除非上下文中另有明確指示。應進一步瞭解術語「包括」(comprise、comprising)、「包含」(includes、including)若在本文中使用指定所述特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其等之群組之存在或添加。
    本文參考作為例示性實施例之理想化實施例(及中間結構)之示意圖之截面圖描述例示性實施例。如此一來，可預期因舉例而言製造技術及/或容限而出現圖解之形狀之變化。因此，例示性實施例不得解釋為受限於本文所示之區域之特定形狀，而是包含由舉例而言製造所導致之形狀之偏差。舉例而言，圖解說明為矩形之植入區域可具有圓形或彎曲特徵及/或其邊緣上之植入濃度梯度而非從植入區域至非植入區域之二元改變。同樣地，藉由植入形成之埋入區域可導致埋入區域與穿過其發生植入之表面之間之區域中之一些植入。因此，圖中所示之區域本質上係示意且其等之形狀不旨在圖解說明器件之區域之實際形狀且不旨在限制例示性實施例之範疇。
    除非另有規定，本文所使用之所有術語(包含技術及科學術語)具有與例示性實施例所屬技術中一般技術者所普遍瞭解之相同含義。應進一步瞭解，諸如常用辭典中所定義之術語應解釋為具有與其在相關技術之上下文中之含義一致之含義且不得以理想化或過度正式意義解釋，除非本文如此明確規定。
    圖1係示意圖解說明根據例示性實施例之半導體記憶體器件之單元陣列區域之透視圖；
    參考圖1，半導體記憶體器件之單元陣列區域可包含下部結構100、下部結構100上之上部結構300、介於下部結構100與上部結構300之間之選擇結構200。
    下部結構100可充當用於形成選擇結構200及上部結構300之底座結構。舉例而言，下部結構100可組態為包含半導體、介電質、導電材料及/或其等之任意組合之至少一者。在例示性實施例中，下部結構100可為矽晶圓或矽基板。
    如參考圖13至圖20所述，下部結構100及上部結構300之一者可包含記憶體元件及/或位元線且另一者可包含共同電極。選擇結構200可經組態以控制下部結構100與上部結構200之間之電信號之電流路徑。舉例而言，選擇結構200可包含複數個主動圖案及安置於主動圖案之間以橫跨位元線之複數個字線。
    圖2係圖解說明根據例示性實施例之圖1之半導體記憶體器件之下部結構及選擇結構之透視圖且圖3及圖4係分別沿著圖2之線I-I及II-II取得之截面圖。
    參考圖2至圖4，下部結構100可包含基板110及板狀下部電極120。選擇結構200可包含二維配置在下部電極120上之主動圖案AP及提供在主動圖案AP之間之字線WL。
    基板110可由半導體、介電質、導電材料及/或其等之任意組合之至少一者形成。在例示性實施例中，基板110可為矽晶圓或矽基板。下部電極120可經由主動圖案AP將電信號(例如，電流或電壓)轉移至上部結構300。在例示性實施例中，下部電極120可由電阻率低於基板110之材料之至少一者形成。舉例而言，下部電極120可包含摻雜半導體、金屬、導電金屬氮化物、矽化物或奈米結構(諸如，碳奈米管或石墨)之至少一者。在例示性實施例中，基板110可為矽基板且下部電極120可為高度摻雜之雜質區域，其導電類型不同於矽基板之導電類型。舉例而言，下部電極120可藉由用雜質摻雜矽基板而形成，該雜質之導電類型不同於矽基板之導電類型。
    主動圖案AP之各者可包含通道區域210及上部電極220。上部電極220及通道區域210可由半導體材料形成。在例示性實施例中，主動圖案AP可藉由圖案化基板110而形成且隨後各主動圖案AP之寬度在其下部可大於其上部。舉例而言，主動圖案AP之各者可形成為具有圓形下側壁。在另一例示性實施例中，主動圖案AP可為可使用基板110作為晶種層而磊晶生長之圖案且各主動圖案AP之側壁與下部電極120之頂部表面之間之角度可為實質上呈直角。在兩個例示性實施例，主動圖案AP可直接連接至下部電極120之頂部表面，而無任何晶體缺陷。
    上部電極220可具有與下部電極120相同之導電類型。在例示性實施例中，通道區域210可具有與上部電極220及下部電極120相同之導電類型，而通道區域210可具有低於上部電極220及下部電極120之雜質濃度。在另一例示性實施例中，通道區域210可由本徵半導體形成或可具有與上部電極220及下部電極120不同之導電類型。此外，例如，矽化物之歐姆圖案(未展示)可進一步形成在上部電極220上。
    除主動圖案AP及字線WL外，選擇結構200可進一步包含將主動圖案AP彼此空間分開之器件隔離圖案250及插置於字線WL與主動圖案AP之間之閘極絕緣圖案240。如上所述，主動圖案AP可二維配置在下部電極120上且其等之各者可具有與其他者分開之島狀結構。舉例而言，如圖2所示，主動圖案AP可沿著x方向及y方向規則配置。
    主動圖案AP之間之空間分開可實質上藉由字線WL及器件隔離圖案250達成。舉例而言，字線WL可具有平行於x方向之縱軸且沿著y方向配置，使得主動圖案AP在y方向上彼此分開。字線WL之各者可形成為橫跨沿著x方向配置之複數個主動圖案AP。舉例而言，複數個主動圖案AP可在各對字線WL之間沿著x方向配置為列。器件隔離圖案250可插置於主動圖案AP之間，該等主動圖案AP可沿著x方向配置為列。
    換言之，主動圖案AP可在x方向上藉由器件隔離圖案250及在y方向藉由字線WL彼此空間分開。在此，器件隔離圖案250之各者在y方向上之寬度可等於各主動圖案AP之寬度。在例示性實施例中，主動圖案AP在x方向上之寬度亦可等於器件隔離圖案250之寬度。舉例而言，主動圖案AP可沿著x方向配置為間距2 X0(其中X0表示主動圖案AP在x方向上之寬度)。在例示性實施例中，主動圖案AP在y方向上之寬度可實質上等於主動圖案AP之間在y方向上之間隔。換言之，主動圖案AP可沿著y方向配置為間距2 Y0(其中Y0表示主動圖案AP在y方向上之寬度)。因此，若寬度X0及Y0為最小特徵大小(其意指可藉由待用於製作半導體器件之圖案化技術實現之最小圖案寬度)，則單位單元佔據一主動圖案之面積可為4 F2。
    器件隔離圖案250可由絕緣材料(諸如氧化矽或氮化矽)形成。閘極絕緣圖案240可由氧化矽或高k介電質之至少一者形成，其介電常數高於例如氧化矽之介電常數。閘極絕緣圖案240可從字線WL及待插置於字線WL之間之主動圖案AP之側壁與下部電極120之間水平延伸。字線WL可包含摻雜矽或金屬材料之至少一者。在例示性實施例中，字線WL可由其功函數經選擇以允許相應電晶體具有預定臨限電壓之材料形成。
    圖5係圖解說明根據另一例示性實施例之圖1之半導體記憶體器件之下部結構及選擇結構之透視圖且圖6係沿著圖5之線I-I取得之截面圖。
    參考圖5及圖6，下部結構100可包含橫跨字線WL之複數個下部電極130。下部電極130之各者可經由主動圖案AP將電信號(例如，電流或電壓)轉移至上部結構300。具體言之，下部電極130之各者可經由相應安置於下部電極130之各者上方之複數個主動圖案AP而將電信號轉移至上部結構300。在例示性實施例中，下部電極130可由電阻率低於基板110之材料之至少一者形成。舉例而言，下部電極130可包含摻雜半導體、金屬、導電金屬氮化物、矽化物或奈米結構(諸如，碳奈米管或石墨)之至少一者。在例示性實施例中，基板110可為矽基板且下部電極130可為高度摻雜之雜質區域，其導電類型不同於矽基板之導電類型。舉例而言，下部電極130可藉由用雜質摻雜矽基板而形成，該雜質之導電類型不同於矽基板之導電類型。
    根據例示性實施例，選擇結構200可組態為具有與參考圖2至圖4所述之先前實施例相同之技術特徵。
    圖7係圖解說明根據例示性實施例之操作半導體記憶體器件之方法之平面圖。
    根據例示性實施例，如圖7所示，第一電壓V1可施加至字線WL之鄰近兩者且第二電壓V2可施加至其他字線WL。第一電壓V1可在允許主動圖案AP(其插置於施加有第一電壓V1之字線WL之鄰近兩者之間)開啟之電壓範圍內選擇，而第二電壓V2可在允許其他主動圖案AP關閉之電壓範圍內選擇。
    舉例而言，在通道區域210具有與上部電極220相同之導電類型之情況中，第一電壓V1可選擇為能夠引致通道區域210中之累積區域且第二電壓V2可選擇為能夠引致通道區域210中之空乏區域。在例示性實施例中，通道區域210及上部電極220之兩者可為n型且在此情況中第一電壓V1可為正電壓且第二電壓V2可為負電壓，該第二電壓V2之絕對值大於第一電壓V1之絕對值。
    相比之下，在通道區域210具有與上部電極220不同之導電類型之情況中，第一電壓V1可選擇為能夠引致通道區域210中之反轉區域，而第二電壓V2可選擇為能夠引致通道區域210中之累積區域或空乏區域。舉例而言，若通道區域210為p型且上部電極220為n型，第一電壓V1可為高於通道區域210之臨限電壓之正電壓且第二電壓V2可為低於通道區域210之臨限電壓之正電壓、接地電壓或負電壓。儘管如此，上述例示性實施例可不限於上述電壓條件。舉例而言，例示性實施例可根據舉例而言，通道區域210之摻雜濃度及導電類型及/或用作字線WL之材料之功函數而不同地修改且此等修改可由瞭解上述例示性實施例之一般技術者容易地實現。
    根據例示性實施例，半導體記憶體器件可進一步包含板狀共同電極CS及橫跨字線WL之位元線BL。共同電極CS可為下部結構100及上部結構300之一者之一部分且位元線BL可為另一者之一部分。如上所述，若字線WL之鄰近二者可施加有第一電壓V1，則其間之複數個主動圖案AP可開啟。在此，共同電極CS可施加有第三電壓V3且位元線BL之一者可施加有不同於第三電壓V3之第四電壓V4。隨後，由於位元線BL安置為橫跨字線WL，故安置於施加有第四電壓V4之位元線BL下方之開啟主動圖案AP之一者可形成在位元線BL與共同電極CS之間可用之唯一電流路徑。
    圖8及圖9係示意圖解說明根據例示性實施例之字線解碼器之組態之方塊圖且圖10係圖解說明根據例示性實施例可在各字線解碼器中執行之操作之一者之流程圖。
    除參考圖1描述之單元陣列區域CAR外，根據例示性實施例之半導體記憶體器件可包含安置為鄰近單元陣列區域CAR之字線解碼電路DCR。
    參考圖8及圖9，字線解碼電路DCR可包含字線解碼器D0、D1、...、Dn-2、Dn-1、Dn、Dn+1、Dn+2，其等之各者經組態以控制施加至字線WL或WL0至WLn+2之對應者之電壓。字線解碼器D0至Dn+2之各者可經組態以回應於位址資訊iADD而施加第一電壓V1及第二電壓V2之一者至字線WL或WL0至WLn+2之對應者。
    如上所述，根據例示性實施例，第一電壓V1可施加至鄰近主動圖案AP之所要列例如Rn之一對字線(即，WLn及WLn+1)，而第二電壓V2可施加至字線之其餘者，即WL0、WL1、...、WLn-2、WLn-1、WLn+2。
    字線解碼器D0至Dn+2可經組態以基於位址資訊iADD實現此電壓施加操作。舉例而言，如圖10所示，字線解碼器D0至Dn+2之各者可經組態以在當位址資訊iADD比相應字線解碼器之位址ADD(D)大一或與其相等之情況中施加第一電壓V1及在其他情況中施加第二電壓V2至連接至其之相應字線。換言之，上述例示性實施例可不限於其中位址差給定為一及舉例而言，位址差可為「-1」之實例。
    在例示性實施例中，如圖8所示，字線解碼器D0至Dn+2之所有可安置在單元陣列區域CAR之一側上。在另一例示性實施例中，字線解碼器D0至Dn+2之一些(例如，偶數者)可安置在單元陣列區域CAR之左側，其餘者(例如，奇數者)可安置在單元陣列區域CAR之右側。換言之，字線解碼電路DCR可包含第一解碼區域DCR1及第二解碼區域DCR2，其等由單元陣列區域CAR空間分開。
    圖11係圖解說明根據例示性實施例之半導體記憶體器件之電晶體特性之模擬結果之圖且圖12係經提供以說明根據另一例示性實施例之模擬結果之示意圖。
    在模擬中，下部電極120及上部電極220為高度摻雜之n型擴散區域且通道區域210為輕度摻雜之n型擴散區域。所選一對字線施加有1 V電壓且其餘字線施加有-3V電壓。下部電極120與上部電極220之間之電壓差為0.5 V。
    參考圖11及圖12，在上述電壓條件下，累積區域AR形成在所選字線之間之通道區域210中。由於通道區域210具有與下部電極120及上部電極220相同之導電類型，故累積區域AR之存在允許所選字線之間之通道區域210處於開啟狀態。圖12所示之開啟電流密度Jon為大約1.0E+5 A/cm2。
    相比之下，對於所選字線之一者與鄰近其之未選字線之一者之間之通道區域，其中之累積區域AR由空乏區域DR分割。舉例而言，空乏區域DR與累積區域AR之間之介面表面或空乏邊緣DE橫向形成在通道區域之上部(其位於所選字線與未選字線之間)中且延伸至定位在所選字線下方之基板中。因此，累積區域AR由空乏區域DR垂直分開。空乏區域之存在允許通道區域處於關閉狀態。圖12所示之關閉電流密度Joff為大約1.0E-3A/cm2。因此，開啟電流密度Jon對關閉電流密度Joff之比率為大約1.0E+8。
    上述模擬結果展示基於發明概念之選擇結構可有效用作切換器件，但是上述例示性實施例可不限於用於模擬之特定條件。舉例而言，通道區域210、下部電極120及上部電極220之至少一者可基於上述發明概念在導電類型及/或雜質濃度方面不同地修改。此外，字線WL及閘極絕緣圖案240可基於上述發明概念在材料、幾何特徵等等方面不同地修改。
    在例示性實施例中，通道區域210之垂直長度(即，高度)對水平寬度之比率之範圍可為從大約3至大約20。類似地，字線WL之垂直長度(即，高度)對水平寬度之比率之範圍可為從大約3至大約20。如圖11所示，在其中電場集中在位於字線WL下方之基板之一部分上之情況中，可更容易地實現由空乏區域DR導致之通道區域之垂直分開。在例示性實施例中，字線WL之幾何剖面可考慮此電場集中效應而設計。
    圖13係圖解說明根據例示性實施例之半導體記憶體器件之單元陣列區域之一部分之電路圖，且圖14係圖解說明根據根據例示性實施例之圖13之半導體記憶體器件之實例之透視圖。
    參考圖13及圖14，本實施例中之下部結構100及選擇結構200可組態為具有與參考圖2至圖4所述之下部結構100及選擇結構200相同之特徵，且上部結構300可包含橫跨字線WL之上部導電線340及插置於上部導電線340與選擇結構200之間之複數個記憶體元件ME。記憶體元件ME之各者可電連接至主動圖案AP之上部電極220之對應者。舉例而言，記憶體元件ME可二維配置在選擇結構200上。
    上部導電線340可充當參考圖7所述之位元線BL且下部結構100之下部電極120可充當參考圖7所述之共同電極CS。
    在例示性實施例中，安置於特定區域(下文中第一區域)中之主動圖案AP之所有可電連接至相應記憶體元件ME。舉例而言，在第一區域中，安置於字線WL之間之半導體圖案之各者可充當控制從記憶體元件ME流出或流動至記憶體元件ME之電連接之切換器件。在此，第一區域可為單元陣列區域CAR之部分區域或整個區域。舉例而言，第一區域可選擇為跨越沿著x方向及y方向兩者依序配置之十個或十個以上主動圖案AP(即，具有至少一百個主動圖案AP之區域)。根據例示性實施例，在整個單元陣列區域CAR中，主動圖案AP之總數對提供在xy平面中之記憶體元件ME之總數之比率可為從0.9至1.1。
    記憶體元件ME可包含至少一資料儲存材料。舉例而言，記憶體元件ME可包含其電阻可藉由流動穿過記憶體元件ME之電流選擇性地改變之可變電阻材料之至少一者。
    在例示性實施例中，記憶體元件ME可包含其電阻可使用藉由流動穿過記憶體元件ME之電流產生之熱能而改變之材料(例如，硫屬化物)之至少一者。硫屬化物可為包含銻(Sb)、碲(Te)或硒(Se)之至少一者之材料。舉例而言，記憶體元件ME可包含由具有大約20至大約80原子百分比濃度之碲(Te)、具有大約5至大約50原子百分比濃度之銻(Sb)及具有剩餘濃度之鍺(Ge)形成之硫屬化物。此外，記憶體元件ME之硫屬化物可進一步包含N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy或La之至少一者之雜質。在例示性實施例中，記憶體元件ME可由GeBiTe、InSb、GeSb及GaSb之一者形成。
    在例示性實施例中，記憶體元件ME可組態為具有電阻可使用流動穿過記憶體元件ME之電流之旋轉轉移現象而改變之層狀結構。舉例而言，記憶體元件ME可組態為具有展現磁阻性質且包含至少一鐵磁材料及/或至少一反鐵磁材料之層狀結構。
    在例示性實施例中，記憶體元件ME可包含鈣鈦礦化合物或過渡金屬氧化物之至少一者。舉例而言，記憶體元件ME可包含氧化鈮、氧化鈦、氧化鎳、氧化鋯、氧化釩、PCMO((Pr,Ca)MnO3)、鈦酸鍶、鈦酸鍶鋇、鋯酸鍶、鋯酸鋇或鋯酸鍶鋇之至少一者。
    此外，在例示性實施例中，記憶體元件ME可由除資料儲存性質外可展現自整流性質或非線性電流電壓性質之材料之至少一者形成。自整流性質可實現為記憶體元件ME與下部插頭310或上部插頭330之間之介面性質。舉例而言，記憶體元件ME可包含過渡金屬氧化物之至少一者且下部插頭310及/或上部插頭330可包含金屬或金屬氮化物之至少一者。在例示性實施例中，記憶體元件ME之過渡金屬氧化物可為氧化鉿或氧化鉭，下部插頭310及/或上部插頭330可為氮化鈦層、氮化鋯及氮化鈦之複合或雙層結構或氮化鋯/氮化釕/氮化鈦之複合或多層結構之一者。舉例而言，下部插頭310、記憶體元件ME及上部插頭330可組態為具有TiN/HfOx/TiN、TiN/TaOx/TiN、TiN/TaOx/Zr/TiN或TiN/TaOx/Zr/Ru/TiN之多層結構。
    圖15係圖解說明根據發明概念之例示性實施例之半導體記憶體器件之單元陣列區域之一部分之電路圖且圖16係圖解說明根據例示性實施例之圖15之半導體記憶體器件之透視圖。
    參考圖15及圖16，本實施例中之下部結構100及選擇結構200可組態為具有與參考圖5及圖6所述之下部結構100及選擇結構200相同之特徵，且上部結構300可包含狀如板之上部導電板350及插置於上部導電板350與選擇結構200之間之複數個記憶體元件ME。記憶體元件ME之各者可電連接至主動圖案AP之上部電極220之對應者。舉例而言，記憶體元件ME可二維配置在選擇結構200上。
    上部導電板350可充當參考圖7所述之共同電極CS且下部結構100之下部電極130可充當參考圖7所述之位元線BL。
    在例示性實施例中，安置於特定區域(下文中第一區域)中之主動圖案AP之所有可電連接至相應記憶體元件ME。舉例而言，在第一區域中，安置於字線WL之間之半導體圖案之各者可充當控制從記憶體元件ME流出或流動至記憶體元件ME之電連接之切換器件。在此，第一區域可為單元陣列區域CAR之部分區域或整個區域。舉例而言，第一區域可選擇為跨越沿著x方向及y方向兩者依序配置之十個或十個以上主動圖案AP(即，具有至少一百個主動圖案AP之區域)。根據例示性實施例，在整個單元陣列區域CAR中，主動圖案AP之總數對提供在xy平面中之記憶體元件ME之總數之比率可為從0.9至1.1。
    記憶體元件ME可包含至少一資料儲存材料。舉例而言，如圖16所述，記憶體元件ME可為包含形狀如杯之第一電極321、插入第一電極321之第二電極322及將第一電極321與第二電極322電分開之介電層之電容器。
    圖17係圖解說明根據例示性實施例之半導體記憶體器件之單元陣列之部分之電路圖且圖18係圖解說明根據例示性實施例之圖17之半導體記憶體器件之透視圖。
    參考圖17及圖18，本實施例中之下部結構100及選擇結構200可組態為具有與參考圖2至圖4所述之下部結構100及選擇結構200相同之特徵，且上部結構300可包含複數個垂直電極315、橫跨垂直電極315之上部導電線340及插置於垂直電極315與上部導電線440之間之複數個記憶體元件ME。垂直電極315可分別連接至主動圖案AP之頂部表面。
    垂直電極315之各者可具有垂直於選擇結構200之縱軸且電連接至主動圖案AP之上部電極220之對應者。上部導電線340可安置為橫跨字線WL且充當參考圖7所述之位元線BL且下部結構100之下部電極120可充當參考圖7所述之共同源CS。在例示性實施例中，上部導電線340可配置在其垂直面彼此不同之複數個xy平面上且複數個上部導電線340可二維安置在xy平面之各者上。因此，上部導電線340可三維配置為橫跨字線WL。
    記憶體元件ME可在垂直位置上插置於上部導電線340與選擇結構200之間及在水平位置上插置於垂直電極315之側壁與上部導電線340之間。因此，記憶體元件ME可類似於上部導電線340三維配置在選擇結構200上。
    在例示性實施例中，安置在特定區域(下文中第一區域)中之主動圖案AP之所有可電連接至相應垂直電極315。在第一區域中，安置在字線WL之間之半導體圖案之各者可充當控制從記憶體元件ME中流出或流動至記憶體元件ME之電連接之切換器件。在此，第一區域可為單元陣列區域CAR之部分區域或整個區域。舉例而言，第一區域可選擇為跨越沿著x方向及y方向兩者依序配置之十個或十個以上主動圖案AP(即，具有至少一百個主動圖案AP之區域)。根據例示性實施例，在整個單元陣列區域CAR中，主動圖案AP之總數對垂直電極315之總數之比率可為從0.9至1.1。
    記憶體元件ME可包含至少一資料儲存材料。舉例而言，記憶體元件ME可包含可變電阻材料(例如，硫屬化物)、展現磁阻性質之層狀結構、鈣鈦礦化合物或過渡金屬氧化物之至少一者。
    圖19係圖解說明根據例示性實施例之半導體記憶體器件之單元陣列之一部分之電路圖且圖20係圖解說明根據例示性實施例之圖19之半導體記憶體器件之透視圖。
    參考圖19及圖20，本實施例中之選擇結構200可組態為具有與參考圖2至圖4所述之選擇結構200相同之特徵，且上部結構300可包含橫跨字線WL之上部導電線340且下部結構100可包含提供在基板110中之複數個記憶體元件ME及耦合至記憶體元件ME之下部電極120。換言之，記憶體元件ME可插置於選擇結構200與下部電極120之間。
    在例示性實施例中，如圖20所示，記憶體元件ME可為溝渠型電容器，其包含連接至主動圖案AP之插頭狀電極140、下部電極120及插置於其間之介電層。 [實施例之應用]
    圖21及圖22係示意圖解說明包含根據例示性實施例之半導體器件之電子器件之方塊圖。
    參考圖21，包含上文例示性實施例所述之半導體器件之電子器件1300可用於個人數位助理(PDA)、膝上型電腦、行動電腦、網路平板電腦、無線電話、蜂巢式電話、數位音樂播放器、有線或無線電子器件或包含其等至少兩者之複合電子器件之一者。電子器件1300可包含透過匯流排1350彼此組合之控制器1310；諸如鍵台、鍵盤、顯示器之輸入/輸出器件1320；記憶體1330及無線介面1340。控制器1310可包含舉例而言，至少一微處理器、數位信號處理器、微控制器或類似物。記憶體1330可經組態以儲存供控制器1310使用之命令碼或使用者資料。記憶體1330可包含上文例示性實施例所述之半導體器件。電子器件1300可使用經組態以使用RF信號傳輸資料至無線通信網路或從無線通信網路接收資料之無線介面1340。無線介面1340可包含舉例而言，天線、無線收發器等等。電子系統1300可用於通信系統之通信介面協定，諸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、藍芽、DECT、無線USB、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-進階、UMTS-TDD、HSPA、EVDO、LTE-進階、MMDS等等。
    參考圖22，將描述包含上文例示性實施例中所述之半導體器件之記憶體系統。記憶體系統1400可包含用於儲存大量資料之記憶體器件1410及記憶體控制器1420。記憶體控制器1420控制記憶體器件1410以回應於主機1430之讀取或寫入請求而讀取記憶體器件1410中所儲存之資料或寫入資料至記憶體器件1410中。記憶體控制器1420可包含用於將從主機1430(例如，行動器件或電腦系統)提供之位址映射至記憶體器件1410之實體位址之位址映射表。記憶體器件1410可為上文例示性實施例所述之半導體器件。
    上文揭示之半導體記憶體器件可使用不同及多種封裝技術囊封。舉例而言，上文例示性實施例中所述之半導體記憶體器件可使用層疊封裝(POP)技術、球柵陣列(BGA)技術、晶片級封裝(CSP)技術、塑膠引線晶片載體封裝(PLCC)技術、塑膠雙列直插式封裝(PDIP)技術、疊片晶粒封裝技術、晶圓形式晶粒技術、板上晶片(COB)技術、陶瓷雙列直插式封裝(CERDIP)技術、塑膠四邊平面封裝(PQFP)技術、薄四邊平面封裝(TQFP)技術、小尺寸封裝(SOIC)技術、收縮小尺寸封裝(SSOP)技術、薄型小尺寸封裝(TSOP)技術、薄型四邊平面封裝(TQFP)技術、系統級封裝(SIP)技術、多晶片封裝(MCP)技術、晶圓級製作封裝(WFP)技術及晶圓級處理堆疊封裝(WSP)技術之任一者囊封。
    其中安裝根據上述實施例之一者之半導體記憶體器件之封裝可進一步包含控制半導體記憶體器件之至少一半導體器件(例如，控制器及/或邏輯器件)。
    根據上述例示性實施例，單元陣列區域中之切換器件可組態為具有大約4F2之單元大小，而不減小主動區域及閘極區域之佔據面積。因此，可實現高密度半導體記憶體器件。根據上述例示性實施例，切換器件可提供為電晶體之形式，且此可在切換操作中實現雙向電流特性。因此，根據上述例示性實施例之選擇結構可用於實現其中需要雙向電流特性之半導體記憶體器件。
    雖然已特別展示及描述例示性實施例，但是一般技術者應瞭解可在其中進行形式及細節之變化而不脫離隨附申請專利範圍之精神及範疇。
    應注意此等圖旨在圖解說明特定例示性實施例所使用之方法、結構及/或材料之大致特性且補充下文所提供之書面描述。但是，此等圖式不旨在按比例繪製且可能無法精確反映任意給定實施例之精確結構或效能特性且不得解釋為定義或限制實施例所涵蓋之值或性質之範圍。舉例而言，分子、層、區域及/或結構元件之相對厚度及定位可為簡明起見而縮小或擴大。不同圖中類似或相同參考數字之使用旨在指示類似或相同元件或特徵之存在。
    100‧‧‧下部結構
    110‧‧‧基板
    120‧‧‧下部電極
    130‧‧‧下部電極
    140‧‧‧插頭狀電極
    200‧‧‧選擇結構
    210‧‧‧通道區域
    220‧‧‧上部電極
    240‧‧‧閘極絕緣圖案
    250‧‧‧器件隔離圖案
    300‧‧‧上部結構
    310‧‧‧下部插頭
    315‧‧‧垂直電極
    321‧‧‧第一電極
    322‧‧‧第二電極
    330‧‧‧上部插頭
    340‧‧‧上部導電線
    350‧‧‧上部導電板
    1300‧‧‧電子器件
    1310‧‧‧控制器
    1320‧‧‧輸入/輸出器件
    1330‧‧‧記憶體
    1340‧‧‧無線介面
    1350‧‧‧匯流排
    1400‧‧‧記憶體系統
    1410‧‧‧記憶體器件
    1420‧‧‧記憶體控制器
    1430‧‧‧主機
    AP‧‧‧主動圖案
    AR‧‧‧累積區域
    BL‧‧‧位元線
    CAR‧‧‧單元陣列區域
    CS‧‧‧共同電極
    D0、D1、...、Dn-1、Dn、Dn+1、Dn+2‧‧‧字線解碼器
    DCR‧‧‧字線解碼電路
    DCR1‧‧‧第一解碼區域
    DCR2‧‧‧第二解碼區域
    DE‧‧‧空乏邊緣
    DR‧‧‧空乏區域
    iADD‧‧‧位址資訊
    I-I‧‧‧線
    II-II‧‧‧線
    Jon‧‧‧開啟電流密度
    Joff‧‧‧關關電流密度
    ME‧‧‧記憶體元件
    R0、Rn-1、Rn、Rn+1‧‧‧列
    V1‧‧‧第一電壓
    V2‧‧‧第二電壓
    WL‧‧‧字線
    WL0、WL1、...、WLn-1、WLn、WLn+1、WLn+2‧‧‧字線
    x‧‧‧方向
    y‧‧‧方向
    z‧‧‧方向
    圖1係示意圖解說明根據例示性實施例之半導體記憶體器件之單元陣列區域之透視圖；圖2係圖解說明根據例示性實施例之圖1之半導體記憶體器件之下部結構及選擇結構之透視圖；圖3及圖4係根據例示性實施例之分別沿著圖2之線I-I及II-II取得之截面圖；圖5係圖解說明根據另一例示性實施例之圖1之半導體記憶體器件之下部結構及選擇結構之透視圖；圖6係根據例示性實施例之沿著圖5之線I-I取得之截面圖；圖7係圖解說明根據例示性實施例之操作半導體記憶體器件之方法之平面圖；圖8及圖9係示意圖解說明根據例示性實施例之字線解碼器之組態之方塊圖；圖10係圖解說明根據例示性實施例之可在各字線解碼器中執行之操作之一者之流程圖；圖11及圖12係圖解說明根據例示性實施例之半導體記憶體器件之電晶體特性之模擬結果之圖；圖13係示意圖解說明根據發明概念之例示性實施例之半導體記憶體器件之單元陣列區域之一部分之電路圖；圖14係圖解說明根據例示性實施例之圖13之半導體記憶體器件之例示之透視圖；圖15係示意圖解說明根據例示性實施例之半導體記憶體器件之單元陣列區域之一部分之電路圖；圖16係圖解說明根據例示性實施例之圖15之半導體記憶體器件之透視圖；圖17係圖解說明根據例示性實施例之半導體記憶體器件之單元陣列之一部分之電路圖；圖18係圖解說明根據例示性實施例之圖17之半導體記憶體器件之透視圖；圖19係圖解說明根據例示性實施例之半導體記憶體器件之單元陣列之一部分之電路圖；圖20係圖解說明根據例示性實施例之圖19之半導體記憶體器件之透視圖；及圖21及圖22係示意圖解說明包含根據例示性實施例之半導體器件之電子器件之方塊圖。
    AP‧‧‧主動圖案
    BL‧‧‧位元線
    CS‧‧‧共同電極
    V1‧‧‧第一電壓
    V2‧‧‧第二電壓
    WL‧‧‧字線
    权利要求:
    Claims (32)
    [1] 一種半導體記憶體器件，其包括：一單元陣列區域，其包括一下部結構、一上部結構及一選擇結構，該選擇結構插置於該上部結構與該下部結構之間且包括複數個字線；及一解碼電路，其控制施加至該等字線之電壓，其中該解碼電路經組態以回應於至其之字線位址資訊輸入而施加一第一電壓至彼此鄰近之一對字線及施加不同於該第一電壓之一第二電壓至該等字線之其餘者。
    [2] 如請求項1之器件，其中該解碼電路包括複數個解碼器，其等之各者經組態以在至其之該字線位址資訊輸入比該各解碼器之位址資訊大一或與其相等的情況下，施加該第一電壓至該等字線之一對應者，及在至其之該字線位址資訊輸入小於該各解碼器之該位址資訊的情況下，施加該第二電壓至該等字線之該對應者。
    [3] 如請求項1之器件，其中該下部結構包括一半導體基板及提供在該半導體基板上方之一下部摻雜區域，且該選擇結構進一步包括配置在該下部結構上之複數個主動圖案，且其中該等主動圖案之各者包括：一上部雜質區域，其具有與該下部摻雜區域相同之導電類型；及一通道區域，其插置於該上部雜質區域與該下部摻雜區域之間。
    [4] 如請求項3之器件，其中該通道區域之一垂直長度對其一水平寬度之一比率之範圍係從大約3至大約20。
    [5] 如請求項3之器件，其中該第一電壓與該第二電壓具有彼此不同之符號且該第一電壓之一絕對值小於該第二電壓之一絕對值。
    [6] 如請求項1之器件，其中該下部結構及該上部結構之一者包括一共同電極，且另一者包括複數個記憶體元件及複數個位元線，且其中該選擇結構在垂直位置上位於該共同電極與該等記憶體元件之間。
    [7] 如請求項1之器件，其中該上部結構包括複數個記憶體元件及複數個位元線且該選擇結構進一步包括配置在該下部結構上之複數個主動圖案，且其中該等字線安置於該等主動圖案之間以橫跨該等位元線，且該下部結構包括該等主動圖案所耦合之一共同電極。
    [8] 如請求項7之器件，其中該上部結構進一步包括複數個垂直電極，該複數個垂直電極之各者耦合至該等主動圖案之一對應者，且該等記憶體元件分別提供在該等垂直電極與該等位元線之間之交叉處上。
    [9] 如請求項8之器件，其中該等記憶體元件之所有實質提供在平行於該下部結構之一頂部表面之一單個平面上且該等位元線安置在該等記憶體元件上。
    [10] 如請求項8之器件，其中該等記憶體元件三維配置在平行於該下部結構之一頂部表面之複數個平面上，其中該等位元線經提供橫跨該等垂直電極之側壁，且其中該等記憶體元件提供在該等位元線與該等垂直電極之側壁之間。
    [11] 如請求項8之器件，其中，在該單元陣列區域中，該等主動圖案之一總數對該等垂直電極之一總數之一比率之範圍係從0.9至1.1。
    [12] 如請求項7之器件，其中該等記憶體元件包括硫屬化物之至少一者、經組態以展現磁阻性質之層狀結構之至少一者、鈣鈦礦化合物之至少一者或過渡金屬氧化物之至少一者。
    [13] 一種半導體記憶體器件，其包括：一下部結構，其包括一下部電極；一上部結構，其包括複數個記憶體元件及複數個位元線；一選擇結構，其提供在該下部結構與該上部結構之間且包括複數個字線；及複數個字線解碼器，其等控制施加至該等字線之電壓，其中該等字線解碼器之各者經組態以回應於至其之字線位址資訊輸入而施加一第一電壓或一第二電壓至連接至其之該等字線之一對應者，其中若至其之該字線位址資訊輸入比該各字線解碼器之位址資訊大一或與其相等，則使用該第一電壓，及該第二電壓不同於該第一電壓且若至其之該字線位址資訊輸入小於該各字線解碼器之該位址資訊，則使用該第二電壓。
    [14] 如請求項13之器件，其中該第一電壓與該第二電壓具有彼此不同之符號且該第一電壓之一絕對值小於該第二電壓之一絕對值。
    [15] 如請求項13之器件，其中該選擇結構包括配置在該下部結構上之複數個主動圖案且該等主動圖案之各者包括一上部電極及插置於該下部電極與該上部電極之間之一通道區域，且其中該通道區域具有與該下部電極及該上部電極相同之導電類型。
    [16] 如請求項15之裝置，其中該通道區域之一垂直長度對其一水平寬度之一比率之範圍係從大約3至大約20。
    [17] 如請求項13之器件，其中該等記憶體元件以一種二維或三維方式配置。
    [18] 如請求項13之器件，其中該等記憶體元件包括硫屬化物之至少一者、經組態以展現磁阻性質之層狀結構之至少一者、鈣鈦礦化合物之至少一者或過渡金屬氧化物之至少一者。
    [19] 一種半導體記憶體器件，其包括：一下部結構，其包括一下部電極；一上部結構，其包括複數個記憶體元件及複數個位元線；及一選擇結構，其提供在該下部結構與該上部結構之間，其中該選擇結構包括：複數個主動圖案，其等配置在該下部結構上；及複數個字線，其等提供在該等主動圖案之間以橫跨該等位元線，其中該等主動圖案之各者包括依序堆疊在該下部電極上之一通道區域及一上部電極，及其中該通道區域具有與該上部電極及該下部電極相同之導電類型。
    [20] 如請求項19之器件，其進一步包括複數個字線解碼器，該複數個字線解碼器之各者經組態以回應於至其之字線位址資訊輸入而施加一第一電壓或一第二電壓至連接至其之該等字線之一對應者，其中若至其之該字線位址資訊輸入比該各字線解碼器之位址資訊大一或與其相等，則使用該第一電壓，及該第二電壓不同於該第一電壓且若至其之該字線位址資訊輸入小於該各字線解碼器之該位址資訊，則使用該第二電壓。
    [21] 如請求項20之器件，其中該第一電壓與該第二電壓具有彼此不同之符號且該第一電壓之一絕對值小於該第二電壓之一絕對值。
    [22] 如請求項19之器件，其中該通道區域之一垂直長度對其一水平寬度之一比率之範圍係從大約3至大約20。
    [23] 如請求項19之器件，其中該等記憶體元件以一種二維或三維方式配置。
    [24] 如請求項19之器件，其中該等記憶體元件包括硫屬化物之至少一者、經組態以展現磁阻性質之層狀結構之至少一者、鈣鈦礦化合物之至少一者或過渡金屬氧化物之至少一者。
    [25] 一種半導體記憶體器件，其包括：複數個記憶體元件；一下部結構，其包括至少一下部電極；一上部結構；一選擇結構，其提供在該下部結構與該上部結構之間且包括：複數個主動圖案，其等配置在該下部結構上方；及複數個字線，其等提供在該等主動圖案之間；複數個位元線，其等橫跨該等字線，其中該等主動圖案之各者包括堆疊在該下部結構上方之一通道區域及一上部電極，其中該等字線及該通道區域連接至該下部電極，其中該等記憶體元件連接至該等主動圖案之該下部電極或該等上部電極，及其中該等位元線連接至該等主動圖案之該等上部電極或該等通道區域。
    [26] 如請求項25之器件，其中該等主動圖案形成為給定數量之列及行且安置在該下部電極上方，其中該等主動圖案之各列藉由該等字線之一對應字線與該等主動圖案之下一列分開且在該等主動圖案之一相同列中，一主動圖案藉由一器件隔離圖案與下一主動圖案分開。
    [27] 如請求項26之器件，其中該等位元線之各者橫跨該等字線使得各位元線安置於該等主動圖案之一對應行上方或下方。
    [28] 如請求項26之器件，其中該主動圖案在該列方向上之一寬度與該器件隔離圖案在該列方向上之一寬度相同。
    [29] 如請求項28之器件，其中該主動圖案在該行方向上之一寬度與該器件隔離圖案在該行方向上之一寬度相同。
    [30] 如請求項25之器件，其中該通道區域具有與該上部電極及該下部電極相同之導電類型且具有低於該上部電極及該下部電極之一雜質濃度。
    [31] 如請求項25之器件，其進一步包括一解碼電路，其控制施加至該等字線之電壓，其中該解碼電路經組態以回應於至其之字線位址資訊輸入而施加一第一電壓至彼此鄰近之一對字線及施加不同於該第一電壓之一第二電壓至該等字線之其餘者。
    [32] 如請求項25之器件，其中該通道區域之一垂直長度對該通道區域之一水平寬度之一比率之範圍係從大約3至大約20。
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